PCIE时钟深度解析
本文介绍了PCIE时钟的概念和原理，PCIE时钟是连接计算机硬件组件的重要接口之一，用于数据传输和通信，它通过特定的时钟频率来同步和控制数据传输，确保数据的准确性和稳定性，本文将详细解说PCIE时钟的工作原理、作用及其在计算机系统中的应用。
承接上篇文章《Clock Oscillator, Generator, Buffer选型杂谈》,本文将深入探讨PCIe时钟的具体要求。
让我们回顾一下PCIe架构的组成部分，如下图所示，CPU（ROOT COMPLEX）、PCIe SWITCH、BUFFER以及一系列PCIe ENDPOINT共同构建了一个完整的PCIe系统，在这个系统中,每个设备的时钟都是由100MHz的频率经过Buffer后提供的。
基于上述架构,我们简要了解PCIe时钟的三种架构：
- 公共时钟架构（Common Clock Architecture）：所有设备的参考时钟在系统板上的分布必须控制在15英寸以内，接收端数据和时钟之间的传输延迟增量必须小于等于12ns，在实际PCB走线中，PCIE卡上的时钟线长度不应超过4英寸,这点尤为重要。
- 数据时钟架构（Data Clock Architecture）：这种架构中的时钟是从数据中恢复的，使用时需要特别谨慎,因为并非所有设备都支持此架构。
- 独立时钟架构（Separate Clock Architecture）：根据是否采用SSC（Spread Spectrum Clocking），它可进一步分为SRNS（Separate Refclk with No SSC）和SRIS（Separate Refclk with Independent SSC）。
值得注意的是，尽管PCIe时钟存在三种架构，但公共时钟架构（CC）是最常用的，除非有特殊情况，否则不建议使用其他时钟架构，如确需使用其他两种架构,必须进行严格的评估。
（插入图片：https://news.sjzcity.com/zb_users/upload/2025/05/20250506210544174653674417926.jpg）
从下表可以看出,展频和非CC架构的使用需要特别小心。
鉴于PCIe时钟的要求繁多且复杂，本文主要基于上一篇文章，提供主要的参数要求，其他详细要求及测试方法,将在后续文章中分享。
信号要求：
- PCIe_CLK_P/N为差分信号，通常差分阻抗为100Ω，但在某些情况下可能要求85Ω。
- 电平标准包括HCSL或LP-HCSL。
- 频率要求为100±0.03MHz。
- 频率稳定度要求为±300ppm,数值越小越好。
- 占空比应为50%±10%。
抖动要求方面，公共时钟架构（CC模式）的抖动需求如图所示，在仿真PCIE4.0时，抖动应按照0.7ps RMS计算；仿真PCIE5.0时，抖动应按照0.25ps RMS计算，由于标准考虑了实际系统中的额外噪声,因此要求较为严格。
谈及PCIe时钟，许多人会联想到Clkreq#。
很多时候，人们会疑惑是否需要连接Clkreq#，这个信号是可选的，可以选择连接或不连接，何时需要它呢？如果系统需要支持L1-PM子状态（ASPM中的状态）和/或时钟电源管理，那么这个信号就是必要的,即使不是使用CC模式。
注意：如果硬件电路中Clkreq#没有连接，可以通过BIOS将PCIe中的ASPM的L1状态默认关闭,以避免可能出现的问题。
今天的分享到此结束，感谢大家的阅读、点赞、关注和分享，以上是关于PCIe时钟解说的详细内容,更多精彩内容请继续关注电脑知识网的其他相关文章！
